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 秀丸エディタのマクロライブラリ

 vhdl component portmap testbench自動生成マクロv1.05 izoka 2021/09/02
Download>>vhdl_generator_v105.zip
HomePage>>http://izoka.blog.fc2.com/
秀丸エディタでvhdlを記述で
componentを呼び出すたびにport mapをコピペから記述することが煩わしかったので自動生成化するマクロを作成しました。

搭載機能。
1.信号宣言補完
 信号名称を記述して、マクロを実行してください。
 または信号名称を列挙記述し
 (sample画像参照/サンプルは自動整形される事を示すために空白をテキトウに入れていますが不要です)
 範囲選択(行選択でOK)してマクロを実行してください。
 signalやvariableなどを予め選択できるようにしています。
 または任意の文字入力(キーボード入力/正規表現使用可能)も選択できます。

以下の選択肢番号は該当ファイルでマクロ実行することで、以下の各種を選択でき、クリップボードに生成します。
任意のファイルに貼付けを行って使用してください。
3.testbenchテンプレート生成(mac内部編集でテンプレート作成可能)
4.port map生成
5.port map assign付生成
6.portmapのsignal宣言生成
7.component宣言生成

先のverに対して、以下の修正と変更を行いました。
・信号名だけの羅列を範囲選択して宣言に補完変換マクロで、
 キー入力選択して未入力で整形に利用した場合に行末に不要なtabが付くことの修正。
・行末空白の削除をコメントにも適用。
・生成の高速化。



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