秀まるおのホームページ
ホーム ソフトウェア ライブラリ ご購入方法 サポート ソリューション 公式マニュアル 書籍紹介 リンク
 ■ 秀まるおのホームページ(サイトー企画) > ライブラリ > 秀丸エディタのマクロライブラリ > vhdl component portmap testbench自動生成マクロv1.04

 秀丸エディタのマクロライブラリ

 vhdl component portmap testbench自動生成マクロv1.04 izoka 2021/06/07
Download>>vhdl_generator_v104.zip
HomePage>>http://izoka.blog.fc2.com/
秀丸エディタでvhdlを記述で
componentを呼び出すたびにport mapをコピペから記述することが煩わしかったので自動生成化するマクロを作成しました。
該当vhdlファイルでマクロ実行することで、以下の各種を選択してクリップボードに生成。
任意のファイルに貼付けを行って使用が出来ます。

また先のverに対して、
宣言信号数が多いと、マウス操作で挿入箇所をBOX選択やコピペするのも割と面倒なので信号記述を補完するマクロを追加拡張しました。

選択肢の番号が以下に変更になっています。
1.信号宣言補完
 信号名称を記述して、マクロを実行してください。
 または信号名称を列挙記述し
 (sample画像参照/サンプルは自動整形される事を示すために空白をテキトウに入れていますが不要です)
 範囲選択(行選択でOK)してマクロを実行してください。
 signalやvariableなどを予め選択できるようにしています。
 または任意の文字入力(キーボード入力/正規表現使用可能)も選択できます。

2.予約
以下の選択肢番号は該当ファイルでマクロ実行することで、以下の各種を選択でき、クリップボードに生成します。
任意のファイルに貼付けを行って使用してください。
3.testbenchテンプレート生成(mac内部編集でテンプレート作成可能)
4.port map生成
5.port map assign付生成
6.portmapのsignal宣言生成
7.component宣言生成




『戻る』

| プライバシーポリシー | 各サービスにおける個人情報の利用目的について |