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 秀丸エディタのマクロライブラリ

 vhdl component portmap testbench自動生成マクロv1.03 izoka 2021/02/03
Download>>vhdl_generator_iz_v103.zip
HomePage>>http://izoka.blog.fc2.com/
秀丸エディタでvhdlを記述で
componentを呼び出すたびにport mapをコピペから記述することが煩わしかったので自動生成化するマクロを作成しました。

該当vhdlファイルでマクロ実行することで、以下の各種を選択してクリップボードに生成。
任意のファイルに貼付けを行って使用が出来ます。

1.port map生成(vhdl_portmap_iz_v003.macからコメントtab整形追加)
2.port map assign付生成
3.component宣言生成
4.testbenchテンプレート生成(mac内部編集でテンプレート作成可能)
5.portmapのsignal宣言生成

tabではなく、スペースで対応したい方は
ファイルタイプ別の設定>体裁>タブ の設定でタブキーの空白入力にチェックを入れていれば自動で変換されます。



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